MỞ ĐĂNG KÝ KHOÁ HỌC "THIẾT KẾ VẬT LÝ VI MẠCH NỀN TẢNG" (IC PHYSICAL DESIGN FUNDAMENTALS)
Bạn có muốn là người trực tiếp hiện thực hóa bản vẽ logic thành những cấu trúc vật lý silicon thực tế trên chip?
Bạn đam mê tối ưu hóa "Hiệu năng - Công suất - Diện tích" (PPA) để tạo nên những con chip tối tân, tiết kiệm năng lượng?
Bạn muốn làm chủ quy trình Back-end chuẩn công nghiệp: từ Floorplanning, Placement, CTS đến Routing và Sign-off?
Bạn muốn làm chủ các công cụ EDA bản quyền chuyên dụng từ các tập đoàn hàng đầu thế giới để đón đầu làn sóng dịch chuyển nhân lực vi mạch?
KHÓA ĐÀO TẠO “IC PHYSICAL DESIGN FUNDAMENTALS” DÀNH CHO BẠN!
Phòng thí nghiệm Nghiên cứu Thiết kế vi mạch tích hợp chuyên dụng (ASICLAB) trực thuộc Trường Đại học Công nghệ Thông tin - Đại học Quốc gia TP.HCM phối hợp với Tập đoàn Cadence số một thế giới về thiết kế chip hân hạnh thông báo về việc khai giảng khóa đào tạo "Thiết kế Vật lý Vi mạch Nền tảng". Sự hợp tác này tài trợ nhiều suất học bổng đến 100% học phí cho khóa học, và hỗ trợ kết nối việc làm sau khi hoàn thành khóa học. Một thiết kế dù tốt đến đâu trên lý thuyết cũng không thể sản xuất nếu thiếu đi bàn tay của kỹ sư Physical Design (PD) để đưa nó lên mặt silicon một cách tối ưu và không có lỗi vật lý. Khóa học này sẽ đào tạo bạn từ những khái niệm cốt lõi đến quy trình triển khai thực tế—một trong những vị trí có nhu cầu tuyển dụng "khát" nhân lực nhất ngành bán dẫn hiện nay.
Nội dung khóa học:
Xây dựng và giảng dạy bởi các chuyên gia trong lĩnh vực TKVM, khóa học chuyên sâu này nhằm mục đích nâng cao kỹ năng thiết kế vật lý vi mạch bán dẫn cho đội ngũ nhân lực chuyên nghiệp ngành bán dẫn Việt Nam trong tương lai:
Tổng quan về quy trình ASIC Flow và vị trí của Physical Design (Netlist-to-GDSII).
Làm chủ kỹ thuật thiết kế sơ đồ mặt bằng (Floorplanning), phân phối nguồn (Power Planning) và tối ưu hóa vị trí linh kiện (Placement).
Thiết kế và tối ưu hóa cây xung nhịp (Clock Tree Synthesis - CTS) nhằm kiểm soát hiện tượng lệch pha (Skew) và trễ mạch.
Quy trình định tuyến dây dẫn (Routing) tự động và tối ưu hóa việc nghẽn mạch (Congestion).
Phân tích và kiểm tra ràng buộc thời gian (Static Timing Analysis - STA), xử lý các lỗi Setup/Hold time.
Xác thực thiết kế vật lý (Physical Verification): Kiểm tra quy tắc thiết kế (DRC), đối chiếu sơ đồ nguyên lý (LVS) để đảm bảo chip đủ điều kiện chế tạo (Tape-out).
Thời gian đào tạo: Từ ngày 15/07 đến ngày 15/09 (Tổng cộng 16 buổi, phân bổ 2 buổi/tuần)
Hình thức đào tạo:
Ngôn ngữ: Tiếng Anh
Lý thuyết: Trực tuyến qua ứng dụng Zoom
Thực hành: Trực tiếp tại phòng thí nghiệm
Đối tượng tham gia: Sinh viên đại học, Học viên Thạc sĩ, Tiến sĩ, Kỹ sư dưới 2 năm kinh nghiệm tại Việt Nam, chuyên ngành Thiết kế Vi mạch, Điện tử - Viễn thông, Khoa học Máy tính hoặc các chuyên ngành gần muốn định hướng theo mảng Back-end/Physical Design.
Tiêu chí xét tuyển
Kiến thức: Hiểu biết vững về Thiết kế Logic Kỹ thuật số, Cấu trúc linh kiện bán dẫn (CMOS), VLSI cơ bản, Hệ điều hành Linux và Ngôn ngữ Kịch bản (Tcl/Perl/Python dùng trong EDA tools).
GPA: từ 2.5 trở lên (trên thang 4.0)
Tiếng Anh: tương đương B1
Hình thức & Thời gian tuyển sinh:
Học viên đăng ký tại: https://forms.gle/UbeqQPs1PCe1D6uU6
Học phí & học bổng:
Khoá học trị giá 1000USD với học bổng 60% cho 30 học viên trúng tuyển: học phí còn lại phải đóng là 400USD/học viên (tương đương 10.000.000VND/học viên)
Quyền lợi:
Được giảng dạy và truyền đạt kinh nghiệm từ các chuyên gia hàng đầu trong lĩnh vực TKVM.
Được truy cập vào server, thực hành trực tiếp trên hệ thống công cụ Thiết kế vật lý vi mạch công nghiệp, chuyên dụng, bản quyền của Cadence (như Innovus Implementation System, Pegasus Physical Verification,...) trong suốt thời gian khoá học.
Được cấp chứng chỉ sau khi hoàn thành khoá học.
10 học viên xuất sắc hoàn thành khoá học với số điểm cao nhất toàn khoá sẽ được cấp giấy khen cùng với khoản phần thưởng.
Số lượng học bổng giới hạn trao cho 30 học viên đăng ký sớm nhất và đạt tiêu chí tuyển sinh. Nắm chắc “tấm vé” làm chủ công nghệ dịch chuyển vật lý chip chỉ bằng một cú click ngay hôm nay!
Mọi thắc mắc xin liên hệ đến email: asiclab@uit.edu.vn, citd@uit.edu.vn